[연구자명]

1. 윤동환, 김준석, 강석형(지도교수)
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[연구제목]

1. AESPA: 알고리즘-하드웨어 공동 설계 기반 Early-Termination 및 Sparsity-Aware 가속기 아키텍처
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3. [연구내용 요약]
4. 엣지 DNN 가속기의 에너지 효율 향상을 목표로, 별도의 소프트웨어 전처리(profiling, weight reordering) 없이 입력·출력 dual sparsity를 동시에 활용하는 bit-serial 가속기 AESPA를 제안하였다. 기존 PET(Predictive Early Termination) 구조는 오프라인 weight reordering으로 입력-가중치 정렬이 깨져 zero-skipping과 함께 쓸 수 없는데, 다음 기법으로 이를 해결한다.

   [Methodology]

   1. On-the-fly index compression

   SRAM 인터페이스에서 0인 입력을 실시간으로 검출·압축하고, non-zero 인덱스로 필요한 가중치만 선택적으로 읽는다. CSR 등 sparse 포맷 변환이 필요 없고 DRAM burst read의 순차 정렬이 유지된다.

   2. UAPET(Uncertainty-Aware PET) 및 Dynamic bit-transposer

   양자화 시 얻는 scale, zero-point, fused bias만으로 정수 threshold를 유도해 dataset profiling 없이 PET를 수행한다. 표준 2’s complement 가중치를 MSB부터 bit-plane 단위로 처리하며, 남은 bit-plane의 최대 기여도와 불확실성 계수 α로 ReLU 출력이 0일 것이 확실해지면 연산을 조기 종료한다. α 설정으로 Exact mode(정확도 손실 0%)와 Predictive mode(<3%)를 런타임에 선택할 수 있다.

   3. Dynamic sign-magnitude 변환 및 Fine-grained datapath masking

   가중치를 fetch 시점에 sign-magnitude로 변환해 sign-extension bit의 toggling을 제거하고, 조기 종료된 PE의 입력을 AND-gating하여 SIMD lockstep 중 불필요한 switching 전력을 억제한다.

   [Result]

   Xilinx ZCU104 FPGA 실측 결과, CNN 워크로드(AlexNet, VGG-16, ResNet-18, GoogLeNet)에서 최대 3.20× speedup, 4.83× 에너지 개선을 달성하였다. Transformer, GNMT 등 non-CNN GEMM 워크로드에서도 최대 4.36× speedup, 5.32× 에너지 개선을 보였다.
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[성과와 관련된 이미지 및 설명]

그림 1. AESPA 전체 아키텍처 및 데이터플로우

Input Sparsity Engine, SIMD Bit-serial PE Array, Weight/Output Sparsity Engine이 연결되어 입력·출력 sparsity를 동시에 활용한다.

그림 2. GEMM 워크로드 에너지 개선 (vs. iMAC, α=0.56)

입력 sparsity가 높을수록 개선 폭이 커지며, 대부분의 설정에서 기존 single-PET 가속기(iMAC)보다 높은 에너지 효율을 보인다.

[연구결과의 진행상태 및 향후 계획]

[진행 상태]

∙ 수식 유도 및 Vitis HLS 기반 하드웨어 설계·검증 완료

∙ Xilinx ZCU104 FPGA 구현 및 속도·전력·에너지 실측 완료

∙ CNN 4종 및 non-CNN GEMM 워크로드 5종으로 성능 검증 완료

[향후 계획]

∙ LLM 등 대규모 모델에 적용하여 end-to-end 정확도 검증

[논문실적] 

ASP-DAC 2027 (32nd Asia and South Pacific Design Automation Conference) 논문 채택