[정윤영 교수] Tuning Linearity of IGZO Synaptic Transistor with Low-Power by Oxygen Vacancy Engineering for Spiking Neural Networks

[연구자명] 윤주영, 서태원, 정윤영(지도교수) [연구제목] Tuning Linearity of IGZO Synaptic Transistor with Low-Power by Oxygen Vacancy Engineering for Spiking Neural Networks [연구내용 요약] 정윤영 교수 연구팀은 빛과 전기 신호를 이용해 i) 정보를 기억하고 ii) 인공지능 연산에 필수적인 학습을 수행하는 있는 IGZO 시냅스 트랜지스터 연구성과를 발표하였다. 기존 IGZO photonic synapse 소자는 빛을 끈 뒤에도 전류 성분이 오래 남아 있는 Persistent Photoconductivity (PPC) 현상이 강하여, 인공지능 학습을 정밀하게 조절하기 어렵다는 한계가 있었다. 연구팀은 이러한 문제를 해결하기 위해 IGZO 박막 내부의 산소공공 (VO), 즉 산소 원자가 빠져 생긴 빈자리를 N₂ plasma 로 제어하는 기술을 제안하였다. 이를 통해 PPC 현상을 완화하고, 학습 과정에서 가중치가 일정하게 변화하도록 특성을 개선하였다. 특히 학습 불균일성을 나타내는 weight-update 비선형 계수를 1.55에서 0.41로 크게 낮춤으로써, 인공지능 시냅스 소자의 학습 정확도와 안정성이 크게 향상될 수 있음을 보였다. 해당 연구는 인공지능 반도체 소자 분야에서의 큰 성과를 인정받아 전자 소자분야 최고 권위의IEEE Electron Device Letters에 게재되었다. [성과와 관련된 이미지 및 설명] 그림1. N₂ plasma 기반 산소공공 제어 및 XPS 분석 그림2. 광 자극에 따른 EPSC 및 회복 특성 위 그림들은 N₂ plasma 공정을 통해 IGZO 내부의 VO를 제어하고, 이로 인해 IGZO photonic synapse 소자의 PPC가 효과적으로 제어될 수 있음을 나타낸다. Fig. 1은 증착 공정 중에 생성된 VO의 양이, N₂ plasma 처리를 통해 줄어드는 개념과 이를 정량적으로 분석한 결과이다. Fig. 2는 소자의 구조, 측정 환경, 빛 인가에 따른 출력 전류 변화를 나타낸다.

[백록현 교수] Physics-Assisted Neural Network Modeling of Advanced Recessed-3D NAND Cells Under Sparse-Data Conditions

[연구자명] 조경래, 김수민, 엄승준, 강신영, 정성수, 백록현(지도교수) [연구제목] Physics-Assisted Neural Network Modeling of Advanced Recessed-3D NAND Cells Under Sparse-Data Conditions [연구내용 요약] 본 연구는 sparse-data 조건에서 advanced recessed 3-D NAND cell의 threshold voltage 특성을 예측하기 위한 electric field-assisted neural network (EFA-NN) 모델링 프레임워크를 제안하였음. Convex/concave recessed 3-D NAND 구조는 program 및 retention 특성을 개선할 가능성이 있지만, 3-D TCAD 시뮬레이션 비용이 높아 충분한 학습 데이터를 확보하기 어려움. 이를 해결하기 위해 본 연구는 단순 구조 파라미터만 사용하는 기존 MLP 대신, ISPP 및 retention 동작 중 변화하는 electric field evolution을 physics-aware key feature로 활용하였음. 또한 conventional cell의 dense dataset에서 학습한 정보를 advanced recessed cell의 sparse dataset으로 transfer learning하여 예측 정확도를 향상시켰음. 제안된 EFA-NN은 sparse 조건에서 기존 MLP 대비 최대 약 35% 높은 정확도를 보였고, NSGA-II 기반 multi objective optimization과 결합하여 program window degradation 없이 retention 특성을 약 34% 개선한 concave recessed 구조를 도출하였음. [성과와 관련된 이미지 및 설명] 그림1 설명. Convex 구조가 gate-side electric field crowding으로 program 효율은 증가하지만 retention 중 detrapping이 커지는 반면, concave 구조는 electric field가 더 완만하게 분포되어 retention loss를 줄일 수 있음 그림2 설명. 최적화된 concave recessed cell이 optimized conventional cell 대비 ISPP-induced Vth shift는 유지하면서 retention-induced Vth loss를 약 34% 줄여, 기존 program–retention trade-off를 완화함을 확인하였음. [연구결과의 진행 상태 및 향후 계획] EFA-NN 기반 sparse-data 예측 프레임워크를 다양한 recessed geometry 및 공정 변동 조건으로 확장하고, TCAD–AI–최적화 연계 설계를 통해 program/retention/reliability 특성을 동시에 개선할 수 있는 3-D NAND cell 설계 가이드라인을 도출할 계획임. [성과] “IEEE Transactions on Electron Devices” 출판

[백록현 교수] Program Strategy of 3-D NAND Flash to Mitigate Threshold Voltage Distribution Widening at Cross-Temperature

[연구자명] 김지윤, 박찬양, 남기훈, 김동현, 백록현(지도교수) [연구제목] Program Strategy of 3-D NAND Flash to Mitigate Threshold Voltage Distribution Widening at Cross-Temperature [연구내용 요약] 본 연구는 3-D NAND Flash에서 온도 변화에 따라 threshold voltage 분포 폭이 넓어지는 cross-temperature (XT) 문제를 완화하기 위한 temperature-adaptable ISPP (TA-ISPP) program scheme을 제안하였음. 3-D NAND의 poly-Si channel에서는 grain boundary (GB) trap 영향으로 온도 변화 시 Vth 분포가 넓어지고 shift되며, 이는 BER 증가와 read window margin 감소를 유발함. 제안된 TA-ISPP는 program 중 일부 구간에서 Vstep을 온도 조건에 맞게 감소시켜 abnormal programmed cell (APC)을 줄이고, 결과적으로 programmed Vth와 GB-induced variation을 감소시킴. On-chip 측정 결과, TA-ISPP는 기존 ISPP 및 이전 scheme 대비 XT 조건에서 더 좁은 Vth 분포를 달성하였으며, TCAD 분석을 통해 nitride 내 electron trap density 감소와 channel conduction band barrier 완화가 GB effect 저감의 물리적 원인임을 확인하였음. [성과와 관련된 이미지 및 설명] 그림 1. P5 program state 기준으로 TA-ISPP 적용 시 Vth distribution의 right tail이 감소하고, 전체 분포 폭 Wv가 줄어드는 것을 보였음. 그림2. P2–P6 program state 평균 기준으로 TA-ISPP가 XT 조건에서 약 6% 수준의 Wv reduction을 달성하여, 이전 scheme보다 개선된 분포 폭 감소 효과를 나타냄. 이는 TA-ISPP가 온도 변화에 따른 Vth widening을 효과적으로 억제할 수 있음을 의미함. [연구결과의 진행 상태 및 향후 계획] Cross-temperature effect가 고온 환경 program 시 낮은 Vth에서 더 증가하는 현상을 같은 chip에서 발견하여, 이에 대하여 정량적 상관관계 파악 및 물성적 분석을 진행할 예정임. [성과] “IEEE Transactions on Electron Devices” 출판

[백록현 교수] Investigation of Dielectric Wall LER-Induced DC/AC Performance Variability in Forksheet FETs

[연구자명] 김민찬, 이승환, 이상욱, 안용환, 조건렬, 백록현(지도교수) [연구제목] Investigation of Dielectric Wall LER-Induced DC/AC Performance Variability in Forksheet FETs [연구내용 요약] 본 연구는 3D TCAD 시뮬레이션을 통해 Forksheet FET (FSFET)의 dielectric wall line edge roughness (LER)가 DC/AC 성능 변동성에 미치는 영향을 정량적으로 분석하였음. Nanosheet FET (NSFET) 대비 FSFET는 dielectric wall 구조를 사용하여 소자 스케일링에 유리하지만, wall의 작은 critical dimension으로 인해 LER 영향이 커져 NSFET 대비 Ion, Ioff, Cgg, Cpara, Cinv 등의 성능 변동성이 크게 나타남. 특히 stack 수가 증가할수록 channel width가 감소하면서 LER에 의한 구조적 변동 영향이 더 커지는 것을 확인하였음. 그러나 RC delay에서는 Ion과 Cgg 사이의 강한 양의 상관관계로 인해 변동성이 보상되는 효과가 나타났으며, 이로 인해 FSFET의 RC delay 변동성은 NSFET 대비 크게 악화되지 않음을 보였음. [성과와 관련된 이미지 및 설명] 그림1 설명. FSFET는 NSFET 대비 wall LER가 추가로 존재하며, 이로 인해 구조적 변동성이 커짐. 그림2 설명. FSFET과 NSFET의 stack 수에 따른 RC delay 변동성을 비교하였음. FSFET은 Ion 및 Cgg 자체의 변동성은 NSFET보다 크지만, 두 값이 함께 변하는 특성 때문에 RC delay 변동성이 보상됨. 즉, dielectric wall LER가 DC/AC 성능 변동성을 증가시키는 요인이지만, 디지털 로직의 핵심 지표인 RC delay 관점에서는 Ion – Cgg correlation에 의해 변동성 악화가 완화됨을 확인하였음. [연구결과의 진행 상태 및 향후 계획] Dielectric wall LER로 인해 발생하는 변동성을 compact model로 추출하여 SRAM 회로 단 시뮬레이션에 반영하고, 이로 인한 영향을 정량적으로 분석할 예정임. [성과] “IEEE Transactions on Electron Devices” 출판

[강석형 교수] Physics-Guided Geometric Diffusion for Macro Placement Generation

[연구자명] 강석형(지도교수), 윤종호 [연구제목] Physics-Guided Geometric Diffusion for Macro Placement Generation [연구내용 요약] 본 연구는 VLSI 물리 설계의 핵심 단계인 매크로 배치 문제를 해결하기 위해 물리 제약을 반영한 기하학적 확산 모델인 “MacroDiff+”를 제안한다. MacroDiff+는 이종 그래프 신경망으로 회로 넷리스트의 위상적 연결성을 학습하고, Transformer 기반 구조로 전체 칩 공간의 기하학적 배치 맥락을 함께 반영한다. 또한 Physics-Guided Sampling을 통해 와이어 길이와 매크로 간 겹침을 동시에 줄여, 기존 방법보다 안정적이고 확장성 있는 매크로 배치를 생성한다. [성과와 관련된 이미지 및 설명] 이종 그래프 신경망을 통한 노이즈 예측 모듈. 노이즈 복원을 통해 Macro 위치를 재구성한다. [연구결과의 진행 상태 및 향후 계획] 본 연구는 IJCAI 2026에 채택되었으며, 향후 실제 산업용 칩 설계 환경으로의 적용 및 성능 고도화를 추진할 계획이다. [성과] IJCAI 2026 Accepted

[이병훈 교수] 🎉첨단소재원천기술성장지원사업 사업 선정🎉

[연구자명] 이병훈(지도교수), 김민재, 김기영, 이해원, 전재현, 김준, 조재민 [연구제목] 첨단소재원천기술성장지원-Development of commercially competitive LNA using noise free electronic device with phase composite semiconductor channel materials [연구내용 요약] 본 연구는 1/f noise free 전자소자를 이용하여, Low Noise Amplifier(LNA)를 구현하고, 상업적으로 경쟁력있는 시제품 설계, 제작, 생산관련 원천기술을 확보하는 것을 목표로 두었다. 지금까지는 1/f noise가 전하의 자연적인 열적 섭동에 의해 발생하기 때문에 원천적인 제거가 불가능하다고 알려져 있었으나, 기수행과제 및 후속 연구과정을 통해 상온에서 1/f noise가 전혀 발생하지 않고, white noise level도 order of magnitude가 감소하는 전혀 새로운 형태의 전자소자를 구현할 수 있게 되었다. 본 연구팀에서는 이 소자를 1/f noise free 전자소자로 명명했으며, 동작원리 및 응용에 대한 후속연구가 시작된 지 2년도 안된 매우 혁신적인 기술이다. 또한, 본 연구진은 상복합소재 성장기술, 상복합소재를 이용한 1/f noise free 전자소자 구조특허, 상복합소재를 이용한 전자소자 제조에 필요한 집적공정 원천기술 및 노하우를 다수 보유하고 있다. 이를 활용하여, 상복합소재기반 1/f noise free 소자를 적용한 Low Noise Amplifier(LNA)의 상용화를 목표로 하며, 상복합소재기반 1/f noise free 소자는 다양한 분야에 응용이 가능한 씨앗기술이므로 소자특성 이해 및 응용고도화와 관련된 새로운 연구분야 창출이 기대된다. [성과와 관련된 이미지 및 설명] 본 그림은 기수행과제 및 후속연구를 통해 증명한 내용으로, zero transconductance 특성이 전류구동에 참여하는 전하의 개수가 상수에 가까울 정도로 일정하게 유지되는 특이한 현상에서 발생하였으므로, 이 소자에서는 전하갯수 섭동에 의한 1/f noise 발생이 줄어들 가능성이 예측되었고, 이를 실험적으로 증명한 그림이다. 통상적인 산화물 반도체 소자와 유사한 구조를 갖는 상복합소재 채널의 구조(a)와 양자우물구조를 가진 상복합소재 채널구조(b)를 이용한 FET의 1/f noise 특성 비교 결과 (b)구조의 경우 1/f noise가 관찰되지 않음을 확인할 수 있다. [연구결과의 진행 상태 및 향후 계획] 본 연구는 성과창출형의 지정 공모로 선정된 과제로서, 상온 동작이 가능하며 1GHz 이상의 동작주파수를 달성하는 고성능∙고신뢰성 Low Noise Amplifier(LNA, Noise Figure <0.2dB)) 구현 및 그를 위한 집적공정과 회로설계 기술 개발을 목표로 한다. 이를 위해 상복합 반도체 소재 기반 CMOS 집적공정 및 회로설계 기술 개발 및 상온에서 동작하는 고성능 LNA 개발과 시작품 3종 개발까지 순차적으로 진행하고자 한다. 또한, 웨이브피아사의 LNA 설계경험 및 평가인프라와 포스텍 나노융합기술원(NINT, 8인치 집적공정), 반도체기술융합센터(CSTC, 6인치 집적공정)의 집적공정시설을 활용하여 3종의 시제품을 본 과제기간 내 제작하여 성능을 체계적으로 검증할 계획이다. [기대효과] 본 과제는 과학기술정보통신부가 추진하는 첨단소재원천기술성장지원사업 반도체 분야 지정공모형 과제에 선정된 것으로, 총 연구개발 기간 2026.04.01 – 2030.12.31(4년 9개월)동안 진행되며, 총 57억 원 규모의 연구비가 투입되는 과제이다. 또한 GaN·GaAs MMIC 및 discrete 소자 설계 전문 팹리스 기업인 웨이브피아가 공동연구개발기관으로 참여하여 산학협력 기반의 연구성과 실용화 및 사업화를 함께 추진할 예정으로, 실질적인 기술사업화 성과 창출이 기대된다.

[정성웅 교수] 국제학술지 ASS 게재

[연구자명] 정성웅(지도교수), 박현준(대학원), 석규환(대학원생), 이수빈(대학원생), 숭실대, SK 트리켐 등 [연구제목] Self‑Activating Atomic Layer Deposition: A Kinetic Strategy for Growth of Metastable, High Work Function MoO2 Thin Films [연구내용 요약] 이산화몰리브덴(MoO2) 전극은 고일함수, 낮은 비저항으로 초고집적 D램 구현을 위해 유망한 전극 물질입니다. 그러나 ALD 공정으로 실현시킨 사례를 찾아보기 힘듭니다. 이는 O3을 산화제로 사용하면 절연체인 3산화 몰리브덴이 형성되고, 열역학적으로 선호되는 H2O를 산화제로 사용하면 몰리브덴 전구체와 반응성이 거의 없기 때문입니다. IMPD 랩에서는 ALD 공정에서 금기시되는 전구체의 열분해를 적극 활용한 자가 활성화 원자층 증착(Self-activating ALD) 메커니즘을 새롭게 제안하고 이를 통해 ALD의 특징인 self-limiting 특성을 확보하는데 성공했습니다. 특히 기존 공정에서의 전구체 분자 간의 입체 장애(Steric hindrance)로 인한 열적 활성화 한계를 퍼지 스텝에서의 열분해 과정으로 활용하여 흡착된 전구체를 활성화시키면서도 단차 피복도를 100% 가깝게 얻을 수 있었습니다. 또한 MoO2 박막을 안정적으로 증착할 수 있는 화학적 메커니즘을 상세히 입증함으로써, 기존의 ALD 공정의 범위를 획기적으로 넓혀 반도체 공정 최적화에 기여할 중요한 기반을 마련하였고, 이는 국내 전구체 기술과 ALD 장치 개발로도 이어질 것입니다. 이번 연구 성과는 표면 과학 및 재료 분야의 저명한 국제 학술지 ASS(Applied Surface Science)에 게재가 결정되었습니다. [성과와 관련된 이미지 및 설명] MoO2 SA-ALD 공정 메커니즘 모식도 SA-ALD에 의한 MoO2 박막의 등방성 단차 피복도 [연구결과의 진행 상태 및 향후 계획] K-chips 과제로 진행된 본 연구는 과제가 종료되었고 논문 게재가 결정되어 마무리 단계에 있으나 SA-ALD MoO2를 전극으로 사용한 MIM capacitor 특성을 확보하는 후속 연구를 통해 DRAM의 부족한 커패시터 전극이나 고일함수 게이트 전극으로 활용 가능성을 목표로 연구 진행 중입니다.

[정성웅 교수] IEEE 논문 게재

[연구자명] 정성웅(지도교수), 도현서(반도체공학과 1기 졸업생), 허채량(반도체공학과 3학년) [연구제목] Barrier-Engineered Drain-Adaptive Thyristor 1T-DRAM for Disturb Suppression [연구내용 요약] 수십년간 DRAM의 커패시터는 공정 상의 큰 난제였습니다. 따라서 커패시터리스 1T DRAM은 수십년간 연구되어온 분야이기도 합니다. 하지만 DRAM의 어레이에서 모든 동작을 모두 만족시키는 소자 기술이 탄생되지 못해 대학에서의 간헐적 연구로 진행되고 있습니다. IMPD (혁신 메모리 소자공정) 랩은 1T-DRAM의 핵심 난제를 극복하기 위한 새로운 4F2 셀 구조를 제안했습니다. 셀 어레이에서의 데이터 교란(Disturb) 문제가 상용화의 가장 큰 걸림돌이었음에 집중하였습니다. 비어있는 바디에 정공이 들어오지 못하도록 장벽을 높이면서 쓰기 동작시에는 장벽을 줄이는 모순된 방법을 만들어야 했습니다. 이를 위해 드레인 적응형 사이리스터(Barrier-Engineered Drain-Adaptive Thyristor)라는 독창적인 소자 구조를 제안하여 이러한 교란 현상과 쓰기 동작에서의 모순된 상황을 효과적으로 만족시키는 새로운 메커니즘을 제시했습니다. 메모리 반도체의 스케일링 한계를 극복할 새로운 설계 방향을 제시한 이번 연구 성과는 반도체 소자 분야의 세계적 권위지인 “IEEE Electron Device Letters”에 게재되었습니다. [성과와 관련된 이미지 및 설명] 그림1. 제안된 4F2 1T-DRAM cell 구조 그림2. Vd 증가시 적응하여 배리어 상승으로 교란 전류 차단 [연구결과의 진행 상태 및 향후 계획] 드레인 적응형 사이리스터에서의 변수에 따른 동작 거동을 면밀히 조사하여 TED에 투고 준비 예정이며, 이 연구로 1T DRAM의 연구가 활발해져 한국의 메모리 사업의 초격차 유지로 이어지도록 노력겠다.

[박경덕 교수] Highly radiative emission of room-temperature localized excitons enabled by charge-neutralized 0D quantum wells in 2D semiconductors

[연구자명] 박경덕(지도교수), 문태영, 이형우 [연구제목] Highly radiative emission of room-temperature localized excitons enabled by charge-neutralized 0D quantum wells in 2D semiconductors [연구내용 요약] 금 나노홀 위 2차원 반도체 물질사이 물층을 제거하여 상온에서도 밝게 빛나는 고효율 국소 엑시톤 발광원을 구현하는 데 성공 [성과와 관련된 이미지 및 설명] 나노홀 구조와 열처리를 이용해 엑시톤을 국소화하고 과잉 전하를 제거함으로써, 상온 국소 엑시톤 발광을 향상시킴. [연구결과의 진행 상태 및 향후 계획] 기존 방식 대비 약 130배 향상된 발광 효율 입증 및 향후 상온에서도 안정적인 양자광원 구현 가능성을 입증