[김병섭 교수] 아날로그 레이아웃의 자동설계를 위한 생성형 Foundation Model 개발을 위한 난제 해결

[공동연구] 정순규 (전자과 통합과정) , 최원운 (전자과 통합과정), 최준웅 (전자과 박사과정), Anik Biswas (졸업생, 현 삼성전자) [연구 배경] 아날로그 회로 레이아웃 설계는 고도의 전문 지식이 필요한 수작업 과정으로, 두 가지 핵심 문제가 존재함. 데이터 부족 문제: 딥러닝 학습에 필요한 고품질의 라벨링된 아날로그 레이아웃 데이터가 극히 부족하며, 수동 라벨링에는 막대한 인력이 소요됨. 작업 다양성 문제: 아날로그 레이아웃 설계는 컨택, 비아, 라우팅, N-well 생성 등 매우 다양한 작업으로 구성되며, 기존에는 각 작업마다 별도의 모델을 개발해야함. [핵심 기술] • 아날로그 레이아웃 설계를 위한 파운데이션 모델: 라벨이 없는 데이터로도 학습 가능한 자기지도 학습(Self-Supervised Learning) 기반 파운데이션 모델을 제안하여, 위 두 가지 문제를 동시에 해결함. • 자동 학습 데이터 생성 (Self-Supervised learning): Random Patch Sampling: 레이아웃에서 동일한 크기/해상도의 패치를 무작위로 샘플링하여 편향되지 않은 다양한 패턴 학습 Random Masking: 레이아웃 요소를 무작위로 제거하여 입력-출력 쌍 자동 생성 6개 실리콘 검증 아날로그 회로에서 32.4만 개 학습 데이터 자동 생성 (수동 라벨링 불필요) [주요 성과] • 5가지 다운스트림 작업 자동화: ① 컨택 연결 ② 비아 연결(M1-M2, M2-M3, M3-M4) ③ 더미 핑거 생성 ④ N-Well 생성 ⑤ 금속 라우팅 생성(M1, M2, M3) • 높은 성공률: 1,824개의 벤치마크 레이아웃에 대해 96.6% DRC/LVS 통과율 달성 • 데이터 효율성: 메탈 라우팅 작업의 경우, 파인튜닝은 처음부터 학습(training from scratch) 대비 1/8의 데이터만으로 동일 성능(Dice score 0.95) 달성 동일 데이터 사용 시, 파인튜닝이 검증 손실 90% 감소, 벤치마크 점수 40% 향상 [성과와 관련된 이미지] 제안된 자기지도 학습을 위한 랜덤 패치 샘플링 및 랜덤 마스킹 테크닉. 다운스트림 작업을 위한 파인튜닝용 학습 데이터 샘플: (a) 컨택 연결, (b) 로컬 비아 연결, (c) 더미 핑거 생성 (d) N-well 생성, 및 (e) 메탈 라우팅 생성 [향후계획] 더 다양한 아날로그 회로 레이아웃 데이터를 확보하여 모델의 일반화 능력을 강화하고, 소자 배치, 대칭 레이아웃, 전원망 설계 등 다양한 다운스트림 작업으로 연구를 확장하여 아날로그 레이아웃 설계 전 과정의 자동화를 실현할 예정이다. [논문게재] 학술지: IEEE Transactions on Circuits and Systems I (TCAS-I) - SCI 저널

[백록현 교수] Mitigating IR Drop in Ultra-High-Density 3D NAND Flash via Channel Stress Modulation and Material Optimization

[주요 연구 내용 요약] 본 연구는 공정 시뮬레이션을 사용하여 재료 선택과 단수 증가 3D NAND FLASH에서 기계적 응력과 전기적 성능에 어떠한 영상을 미치는지를 연구하였음. 단수를 늘리면 채널 응력의 영향이 증폭되어 on current를 향상시킬 수 있음. 공정 초기에 SiN을 high-CTE 재료로 대체하면 on current를 더욱 증가시킬 수 있음. 더불어 다양한 재료 stack 중에서 Mo/HfO₂/poly-Si PMRG가 HfO₂의 높은 CTE로 인해 가장 큰 채널 응력과 on current 개선(12.7%)을 보였음. 반면 IGZO 채널은 낮은 낮은 증착 온도로 인해 성능이 크게 향상되지 않았음. 이는 차세대 고밀도 NAND의 개발에서 재료 선택과 증착 온도 최적화의 중요성을 강조함. [성과와 관련된 이미지 및 간단한 설명] 본 연구는 (1) 3D NAND의 차세대 후보 물질을 포함하여 다양한 재료의 조합을 탐구 (2) 향상된 채널 스트레스를 통해 on current 개선을 극대화하는 최적의 조합을 찾았음. [연구결과의 진행 상태 및 향후 계획] 더 넓은 범위의 재료를 포함하여 비교하고, 새로운 3D NAND 아키텍처에서의 채널 스트레스 영향을 조사할 계획임. ”Material Science in Semiconductor Processing” 출판

[송재용 교수] 픽셀단위 방사율 보정법 (Emissivity Correction)을 이용한 마이크로미터급 실시간 반도체 작동 중 열 거동 분석

[주요 연구 내용 요약] 적외선 열화상법 (Infrared thermography)는 비접촉으로 열 분포 분석을 할 수 있는 방법이다. 하지만, 서로 다른 재료가 혼합된 칩의 표면에서 물질마다 다른 방사율로 인해 온도 측정에 오류가 발생한다. 이를 해결하기 위해, 작동 중인 반도체 소자의 표면에서 픽셀마다 다른 방사율을 보정하는 방법인 방사율 보정법을 적용한 적외선 열화상법으로 정확한 온도 분포를 측정하는 방법을 제안한다. 기존 방사율 보정법은 복잡한 측정 시스템 구축이 필요하거나 3차원 물질에 적용이 어려웠던 문제가 있는 것과 다르게 고방사율 테이프를 부착하는 것만으로 정확한 픽셀 단위 방사율 맵을 구할 수 있다. 이 방법을 적용하면 보드에 실장되어 가동중인 반도체 소자의 온도 분포도 실시간으로 정확하게 측정 가능하다. 보편적인 방법인 표면 고방사율 코팅 방법과는 0.6 °C 내의 온도 편차로 방사율 0.21-0.97 범위에 적용했을 때 우수한 정확도를 검증했다. 또한 2.4 um에도 열분포 분석이 가능함을 입증했고, 차세대 고집적 반도체 열 관리 및 패키징 설계에 중요한 기여를 할 것으로 기대된다 [성과와 관련된 이미지 및 간단한 설명] 위 이미지는 다양한 재료가 혼재된 칩 표면에서 픽셀별 방사율을 보정하여 얻은 실제 온도 분포를 이미지화한 온도 맵이다. 중앙에 위치한 NPU core에서 열이 발생하며, 주변으로 갈수록 온도가 낮아지는 열 확산 경향을 보여준다. 또한 아래에 위치한 'Operando IR Thermography via emissivity correction'은 실시간 열 분석에 적용하여 hotspot의 위치와 열 발산 경로를 분석하는 것이다. 아래 오른쪽에 위치한 'quantitative pixel-level emissivity correction'은 픽셀 별 방사율을 입력해 정확한 온도로 보상한 것을 그래프로 표현한 것이며 surface coating method와 0.6 °C이내의 온도 편차로 정확성을 검증했다. [연구결과의 진행 상태 및 향후 계획] Core의 workload에 따른 trasient hotspot 분석에 적용하여 30Hz에서의 정확한 trasient hotspot의 위치와 온도 분석 및 검증 완료 EPTC-IEEE 2025 학회 oral presentation 예정

[백록현 교수] Power, Performance, and Area Analysis of Ultra-stacked Forksheet-FET for Angstrom Nodes

[주요 연구 내용 요약] GAAFET 다음 노드 소자인 FSFET의 Angstrom 노드 적용 방향 제시 본 연구는 ultra-stacked FSFET의 정량적 분석을 통해 차세대 반도체 기술로서의 적용 가능성을 연구하였음.Ultra-stacked FSFET은 채널을 수직으로 적층하여 effective width을 감소시킴으로써 칩 면적을 획기적으로 줄일 수 있는 혁신적인 기술임. 이러한 특성은 소자 집적도를 크게 향상시킬 수 있는 잠재력을 지님. 하지만 채널 적층 수가 증가함에 따라 소자의 저항이 커져 지연시간이 증가하는 문제가 발생함. 이는 소자의 성능을 저하시키는 주요 원인으로 작용할 수 있음.본 논문은 이러한 trade-off 관계를 극복하기 위해 새로운 기술 도입의 필요성을 제시하며, ultra-stacked FSFET의 전기적 특성을 정량적으로 분석함. 연구 결과는 FSFET 기술 개발의 방향성을 제시한다는 점에서 학술적 의의를 가짐. [성과와 관련된 이미지 및 간단한 설명] Ultra-stacked FSFET의 도입에 따른 chip area (왼쪽: 4-stack, 오른쪽: 5-stack) 평가 [연구결과의 진행 상태 및 향후 계획] 추후 stacked FSFET과 CFET의 정량 평가를 통해 angstrom 노드향 최적 로직 소자 구조에 대한 평가 예정 “IEEE Transactions on Electron Devices” 출판

[백록현 교수] A Novel Backside Signal Inter/Intra-Cell Routing Method Beyond Backside Power for Angstrom nodes

[주요 연구 내용 요약] 본 연구는 차세대 angstrom node 집적 회로에서 backside (BS) signal (BSS) routing 기법을 최초로 분석하였음. 기존 BS power (BSP)는 IR drop 및 Frontside (FS) 배선 혼잡 개선에 강점을 보였으나, backside 공간 활용이 제한적이었음. 따라서 이러한 공간을 확보하기 위하여 BS gate contact (BSGC) 기반의 BSS inter-cell/intra-cell routing을 도입하여 Power-performance-area (PPA) 개선 효과를 분석하였음. Inter-cell routing: BS 핀을 활용하여 FS 핀과 함께 쓸 경우 miller capacitance 감소를 통해 ring oscillator 주파수가 한 방향 핀을 사용했을 때보다 약 3.0~3.3% 향상됨. Intra-cell routing: FS 핀을 유지하면서 BSP와 달리 BSS에서는 non-pin metal을 BS로 재배치함. 이를 통해 pin capacitance를 4.4% 줄이고 fast와 slow case에서 energy-delay product (EDP)를 4.5~6.0%까지 줄였음.IR drop은 μBump가 40μ일 때 BSS가 BSP_ideal에 비해 약 40mV 높다. 하지만 μBump pitch를 20μ 이하로 축소시킨다면 IR drop 문제 역시 효과적으로 억제 가능한 것을 규명함.Chip level 분석 결과 BSS Intra-cell routing 기반 chip은 BSP Intra-cell routing에 비해 전력 소모가 4.1~4.7% 감소되어 8.61~9.46%의 power-delay product (PDP) 감소를 보여준다. 따라서, 이번 연구는 BSP를 넘어 BSS Intra-cell routing이 실제 chip 설계에서 활용될 수 있는 유망한 기술임을 확인하였음. 이를 통해 inter/intra-cell design의 방향성을 제시할 수 있을 것으로 기대됨. [성과와 관련된 이미지 및 간단한 설명] 다양한 라우팅 방식에 대한 15 stage RO (fan-out=3) 시뮬레이션 결과임. RO_Ver3는 Cmiller를 효과적으로 줄이고, iso-power에서 3.0~3.3%의 주파수 개선을 보여줌. 다양한 μBump Pitch에 대한 Power mesh의 IR drop 비교를 보여줌. BSS는 IR drop이 더 높지만, 큰 Power mesh Pitch의 경우에도 작은 μBump Pitch에서 낮은 IR drop을 보임. BSP와 BSS 셀 내 라우팅 기반 칩 간의 전력 및 성능을 비교한 지표임. BSS 칩은 Ptotal 및 Freqeffective를 개선함. [연구결과의 진행 상태 및 향후 계획] 이 논문의 내용을 더욱 칩 레벨로 확장해서 연구하기 위해서, 본 논문의 1저자가 미국 University of Southern California (USC) 대학교에서 박사후 연구과정을 진행중에 있음. 칩 레벨에서 발생하는 backside 기술의 이점을 더욱 구체적으로 파악할 수 있을 것으로 기대됨. 연구를 확장하여 또다른 top-tier conference에 도전하거나 journal 작성이 목표임. 'IEEE Symposium on VLSI Technology and Circuits 2025'

[백록현 교수] Fast and Accurate Prediction of Electrical Characteristics of Next-Generation Node 3-D NAND Flash Memory Using Transfer Learning

[주요 연구 내용 요약] 본 연구는 차세대 노드의 전기적 특성을 소량 데이터로 빠르고 정확하게 예측하기 위해 전이학습 프레임워크를 제안하였음. 기존 세대의 대형 셀을 사전학습하여 구조 파라미터-전기적 특성 간의 상관관계를 학습한 후, 이를 활용하여 소형 셀 데이터에 미세조정을 적용하였음. 모델을 4개 은닉층을 갖춘 MLP 신경망으로 설계되었으며, 전이 모델은 초기 손실값이 낮아 학습 속도와 안정성을 크게 향상시켰음. 테스트 데이터 기준으로 예측된 소자 특성의 평균 및 표준편차 오차가 모두 3% 이하로 나타나 제한된 데이터 환경에서도 높은 정확도를 달성하였음. 이를 통해 개발 초기 단계의 데이터 부족 문제를 극복하고, 차세대 NAND 셀 설계 및 최적화를 시간 및 비용 측면에서 크게 단축시킬 수 있음. [성과와 관련된 이미지 및 간단한 설명] (1) 대형 셀 데이터 2000개로 학습된 사전학습 모델 결과와 (2) 소형 셀 데이터 500개로 전이학습한 모델 결과를 실제 값과 비교하였음. 두 모델 모두 평균 및 표준편차 오차가 3% 이내로 나타났음. 특히 소형 셀의 경우, 데이터가 적음에도 불구하고 전이학습 덕분에 실제 분포와 거의 일치하였음. [연구결과의 진행 상태 및 향후 계획] 생성형 AI와 전이학습을 결합한 연구를 진행 중에 있음. “IEEE Transactions on Electron Devices” 출판

[백록현 교수] Effect of post-metallization anneal on monolithic co-integration of Hf0.5Zr0.5O2-based FeFET and CMOS

[주요 연구 내용 요약] 본 연구는 8인치 웨이퍼에서 HZO(Hf0.5Zr0.5O2) 기반 n-FeFET과 CMOS를 FEOL 공정으로 모놀리식 동시 집적하고, N2, H2 ambient에서 PMA (Post Metallization Anneal)이 소자/인버터 특성에 미치는 영향을 체계적으로 비교하였음. N2 PMA는 HZO의 o-phase 안정화와 산화막 트랩 저감을 통해 FeFET 메모리 윈도우(MW)를 더 크게 키웠고, H2 PMA는 강유전성 개선 효과는 제한적이지만 인터페이스 트랩을 크게 낮춰 SS를 더 낮추었음 [성과와 관련된 이미지 및 간단한 설명] N2와 H2 분위기에서 PMA 후 트랩과 전기적 특성을 비교하였음. H2 PMA는 인터페이스 결함을 크게 낮춰서 SS를 62.7 mV/de까지 낮췄음. 반면, N2 PMA는 o-phase 안정화를 통해 메모리 윈도우를 키웠음. [연구결과의 진행 상태 및 향후 계획] 웨이퍼 레벨에서FeFET과 CMOS를 동시 접적을 하였음. 또한, 동시 집적된 인버터에 N2/H2 PMA 공정 이후 VTC와 이득을 분석하여 회로 레벨의 영향까지 분석하고 최적의 PMA 조건을 제시하였음. 향후 TiN 두께를 제어하여 H-incorporation effect를 제어하면서 Dit 패시베이션을 유지하는 엔지니어링을 진행할 예정임. “Scientific reports” 출판

[강석형 교수] Au-MEDAL: Adaptable Grid Router with Metal Edge Detection and Layer Integration

[주요 연구 내용 요약] Design-Technology Co-Optimization(DTCO)에 따라 유연한 표준 셀 설계의 필요성이 커지고 있지만, 더 복잡해지는 설계 규칙에 의해 배선에 어려움이 많습니다. Au-MEDAL 프레임워크는 다양한 설계 규칙을 지원하고 수작업 설계 수준의 성능을 제공하는 새로운 표준 셀 라우터를 제안합니다. 이 방법은 기존에는 알고리즘만으로는 불가능 했던 설계 규칙 무결점(DRC-clean) 배선을 도출하여, 총 면적과 전력 소비를 줄이는 효과를 보여주었습니다. 해당 논문은 31st Asia and South Pacific Design Automation Conference(ASP-DAC), 2026, Accepted 되었습니다. [성과와 관련된 이미지 및 간단한 설명] [그림 1] 관련 이미지. Au-MEDAL Routing Process 유연한 라우팅 그리드 간격을 이용하여 고정된 그리드에 비해 셀들을 더 촘촘하게 배치할 수 있게 합니다. [연구결과의 진행 상태 및 향후 계획] 학회 발표 예정 및 추가 실험을 통한 Journal Extension 예정

[강석형 교수] Revolution: An Evolutionary Framework for RTL Generation Driven by Large Language Models

[주요 연구 내용 요약] RTL(Register-Transfer Level) 코드 생성에 사용되는 대규모 언어 모델(LLM)의 문제점인 기능적 정확성과 PPA(전력, 성능, 면적) 최적화를 해결하기 위해 REvolution이라는 새로운 프레임워크를 제안합니다. 이 프레임워크는 Evolutionary Computation을 활용하여 여러 후보를 동시에 진화시키고, 실패와 성공 그룹으로 나누어 버그 수정 및 최적화를 수행합니다. 이를 통해 기존의 반복적 방법이 가진 국소적 최적화의 한계를 극복하고, RTL 코드의 성공률과 PPA를 크게 향상시킵니다. 해당 논문은 31st Asia and South Pacific Design Automation Conference(ASP-DAC), 2026, Accepted 되었습니다. [성과와 관련된 이미지 및 간단한 설명] REvolution Framework Functional Description들로부터 후보군을 초기화하고, 이후 자손 생성, 평가, 그리고 생존자 선택의 진화 과정을 종료 시점까지 반복합니다. [그림 1] 관련 이미지. [연구결과의 진행 상태 및 향후 계획] 학회 발표 예정 및 추가 실험을 통한 Journal Extension 예정