[연구자명]

1. 송한얼, 최한민, 김성훈, 이선규
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[연구제목]

1. A 40-Gb/s 0.6-VDDQ Single-Ended PAM-4 LVSTL Transmitter With FFE and In-Lane DBI for Low-Power Memory Interfaces
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3. [연구내용 요약]
4. 저전력·고속 메모리 인터페이스 구현을 위해 40Gb/s PAM-4 LVSTL 송신기를 40nm CMOS 공정으로 설계하였음. 각 데이터 lane 내부에서 독립적으로 동작하는 In-Lane Data Bus Inversion(DBI) 기법을 제안하여 기존 다중 lane DBI 구조에서 요구되는 전역 데이터 라우팅을 제거하고, 이에 따른 배선 복잡도와 timing skew 문제를 완화하였음. 또한 de-emphasis FFE를 적용하여 12dB 채널 손실을 보상하였으며, 시뮬레이션을 통해 평균 종단 전류 2.3mA와 0.44pJ/b의 에너지 효율을 달성하였음.
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[성과와 관련된 이미지 및 설명]

1. (a) 기존 DBI-DC 수행 알고리즘
2. (b) 제안하는 In-Lane DBI-DC 수행 알고리즘

제안한 아이디어의 Architecture 및 소모 전력

[연구결과의 진행상태 및 향후 계획]

40Gb/s 동작의 0.6-VDDQ PAM-4 LVSTL 송신기를 개발하였음. 채널 손실을 보상하기 위한 de-emphasis FFE와 lane 내부에서 독립적으로 동작하는 DBI 기법을 적용하여, 복잡한 multi-lane 통합 과정 없이 높은 전압 레벨의 심볼 발생을 줄이고 전력 소모를 개선하였음. 시뮬레이션을 통해 12dB의 채널 손실 보상 성능을 확인하였으며, 평균 termination 전류 2.3mA와 0.44pJ/b의 에너지 효율을 달성하였음.

향후에는 송신단에서 데이터 패턴과 FFE 동작을 함께 고려하여 PAM-4 심볼 매핑을 최적화하는 기법을 연구할 계획임. 송신단이 전송할 데이터와 FFE 계수를 사전에 알고 있다는 점을 활용하여, 데이터 패턴에 따라 DBI 매핑을 적응적으로 결정함으로써 termination 전류와 신호 전이로 인한 전력 소모를 추가로 줄이고, 고속 동작에서의 신호 무결성을 향상시키는 저전력 PAM-4 송신기 구조로 발전시키고자 함.

[논문실적]

2026 International SoC Design Conference(ISOCC) 게재