[연구자명]

1. 김세현, 강석형(지도교수)
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[연구제목]

1. Multi-Output-Guided Transistor Network Synthesis and Layout for Sequential Cells
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3. [연구내용 요약]
4. Latch와 Flip-Flop의 feedback loop를 절단하여 multi-output combinational transistor-network synthesis 문제로 변환하는 자동 순차회로 합성 방법을 제안하였다. 순차회로 특유의 state retention을 보장하기 위한 race-aware constraint와 clock-induced switching power를 줄이기 위한 clock-toggle constraint, floating-aware synthesis를 함께 고려하여 PPA가 우수한 새로운 sequential cell 구조를 자동으로 탐색하였다.
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[성과와 관련된 이미지 및 설명]

Latch와 Flip-Flop의 feedback path를 일시적으로 절단하여 combinational synthesis 문제로 변환한 후, 합성된 회로에 feedback을 복원하여 sequential cell을 생성함.

[연구결과의 진행상태 및 향후 계획]

Samsung 4-nm FinFET PDK 기반 회로 시뮬레이션 및 block-level 구현 검증을 완료하였다. 합성된 FF는 기존 TGFF 대비 1.04× 동작 주파수와 0.70× 전력을 달성하였으며, block 수준에서 최대 5% 면적 감소, 18% 전력 감소, 11% 성능 향상을 확인하였다. 향후 다양한 sequential cell 및 timing-aware 합성 constraint로 연구를 확장할 예정이다.

[성과]

32^nd Asia and South Pacific Design Automation Conference (APS-DAC 2027)