[연구자명]

1. 김민찬, 이승환, 이상욱, 안용환, 조건렬, 백록현(지도교수)
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[연구제목]

1. Investigation of Dielectric Wall LER-Induced DC/AC Performance Variability in Forksheet FETs
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[연구내용 요약]

본 연구는 3D TCAD 시뮬레이션을 통해 Forksheet FET (FSFET)의 dielectric wall line edge roughness (LER)가 DC/AC 성능 변동성에 미치는 영향을 정량적으로 분석하였음. Nanosheet FET (NSFET) 대비 FSFET는 dielectric wall 구조를 사용하여 소자 스케일링에 유리하지만, wall의 작은 critical dimension으로 인해 LER 영향이 커져 NSFET 대비 I_on, I_off, C_gg, C_para, C_inv 등의 성능 변동성이 크게 나타남. 특히 stack 수가 증가할수록 channel width가 감소하면서 LER에 의한 구조적 변동 영향이 더 커지는 것을 확인하였음. 그러나 RC delay에서는 I_on과 C_gg 사이의 강한 양의 상관관계로 인해 변동성이 보상되는 효과가 나타났으며, 이로 인해 FSFET의 RC delay 변동성은 NSFET 대비 크게 악화되지 않음을 보였음.

[성과와 관련된 이미지 및 설명]

1. 그림1 설명. FSFET는 NSFET 대비 wall LER가 추가로 존재하며, 이로 인해 구조적 변동성이 커짐.
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3. 그림2 설명. 
4. FSFET과 NSFET의 stack 수에 따른 RC delay 변동성을 비교하였음. FSFET은 I_on 및 C_gg 자체의 변동성은 NSFET보다 크지만, 두 값이 함께 변하는 특성 때문에 RC delay 변동성이 보상됨. 즉, dielectric wall LER가 DC/AC 성능 변동성을 증가시키는 요인이지만, 디지털 로직의 핵심 지표인 RC delay 관점에서는 I_on – C_gg correlation에 의해 변동성 악화가 완화됨을 확인하였음.
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[연구결과의 진행 상태 및 향후 계획]

1. Dielectric wall LER로 인해 발생하는 변동성을 compact model로 추출하여 SRAM 회로 단 시뮬레이션에 반영하고, 이로 인한 영향을 정량적으로 분석할 예정임.

[성과]

“IEEE Transactions on Electron Devices” 출판