[백록현 교수] A Novel Backside Signal Inter/Intra-Cell Routing Method Beyond Backside Power for Angstrom nodes

[주요 연구 내용 요약] 본 연구는 차세대 angstrom node 집적 회로에서 backside (BS) signal (BSS) routing 기법을 최초로 분석하였음. 기존 BS power (BSP)는 IR drop 및 Frontside (FS) 배선 혼잡 개선에 강점을 보였으나, backside 공간 활용이 제한적이었음. 따라서 이러한 공간을 확보하기 위하여 BS gate contact (BSGC) 기반의 BSS inter-cell/intra-cell routing을 도입하여 Power-performance-area (PPA) 개선 효과를 분석하였음. Inter-cell routing: BS 핀을 활용하여 FS 핀과 함께 쓸 경우 miller capacitance 감소를 통해 ring oscillator 주파수가 한 방향 핀을 사용했을 때보다 약 3.0~3.3% 향상됨. Intra-cell routing: FS 핀을 유지하면서 BSP와 달리 BSS에서는 non-pin metal을 BS로 재배치함. 이를 통해 pin capacitance를 4.4% 줄이고 fast와 slow case에서 energy-delay product (EDP)를 4.5~6.0%까지 줄였음.IR drop은 μBump가 40μ일 때 BSS가 BSP_ideal에 비해 약 40mV 높다. 하지만 μBump pitch를 20μ 이하로 축소시킨다면 IR drop 문제 역시 효과적으로 억제 가능한 것을 규명함.Chip level 분석 결과 BSS Intra-cell routing 기반 chip은 BSP Intra-cell routing에 비해 전력 소모가 4.1~4.7% 감소되어 8.61~9.46%의 power-delay product (PDP) 감소를 보여준다. 따라서, 이번 연구는 BSP를 넘어 BSS Intra-cell routing이 실제 chip 설계에서 활용될 수 있는 유망한 기술임을 확인하였음. 이를 통해 inter/intra-cell design의 방향성을 제시할 수 있을 것으로 기대됨. [성과와 관련된 이미지 및 간단한 설명] 다양한 라우팅 방식에 대한 15 stage RO (fan-out=3) 시뮬레이션 결과임. RO_Ver3는 Cmiller를 효과적으로 줄이고, iso-power에서 3.0~3.3%의 주파수 개선을 보여줌. 다양한 μBump Pitch에 대한 Power mesh의 IR drop 비교를 보여줌. BSS는 IR drop이 더 높지만, 큰 Power mesh Pitch의 경우에도 작은 μBump Pitch에서 낮은 IR drop을 보임. BSP와 BSS 셀 내 라우팅 기반 칩 간의 전력 및 성능을 비교한 지표임. BSS 칩은 Ptotal 및 Freqeffective를 개선함. [연구결과의 진행 상태 및 향후 계획] 이 논문의 내용을 더욱 칩 레벨로 확장해서 연구하기 위해서, 본 논문의 1저자가 미국 University of Southern California (USC) 대학교에서 박사후 연구과정을 진행중에 있음. 칩 레벨에서 발생하는 backside 기술의 이점을 더욱 구체적으로 파악할 수 있을 것으로 기대됨. 연구를 확장하여 또다른 top-tier conference에 도전하거나 journal 작성이 목표임. 'IEEE Symposium on VLSI Technology and Circuits 2025'

[백록현 교수] Fast and Accurate Prediction of Electrical Characteristics of Next-Generation Node 3-D NAND Flash Memory Using Transfer Learning

[주요 연구 내용 요약] 본 연구는 차세대 노드의 전기적 특성을 소량 데이터로 빠르고 정확하게 예측하기 위해 전이학습 프레임워크를 제안하였음. 기존 세대의 대형 셀을 사전학습하여 구조 파라미터-전기적 특성 간의 상관관계를 학습한 후, 이를 활용하여 소형 셀 데이터에 미세조정을 적용하였음. 모델을 4개 은닉층을 갖춘 MLP 신경망으로 설계되었으며, 전이 모델은 초기 손실값이 낮아 학습 속도와 안정성을 크게 향상시켰음. 테스트 데이터 기준으로 예측된 소자 특성의 평균 및 표준편차 오차가 모두 3% 이하로 나타나 제한된 데이터 환경에서도 높은 정확도를 달성하였음. 이를 통해 개발 초기 단계의 데이터 부족 문제를 극복하고, 차세대 NAND 셀 설계 및 최적화를 시간 및 비용 측면에서 크게 단축시킬 수 있음. [성과와 관련된 이미지 및 간단한 설명] (1) 대형 셀 데이터 2000개로 학습된 사전학습 모델 결과와 (2) 소형 셀 데이터 500개로 전이학습한 모델 결과를 실제 값과 비교하였음. 두 모델 모두 평균 및 표준편차 오차가 3% 이내로 나타났음. 특히 소형 셀의 경우, 데이터가 적음에도 불구하고 전이학습 덕분에 실제 분포와 거의 일치하였음. [연구결과의 진행 상태 및 향후 계획] 생성형 AI와 전이학습을 결합한 연구를 진행 중에 있음. “IEEE Transactions on Electron Devices” 출판

[백록현 교수] Effect of post-metallization anneal on monolithic co-integration of Hf0.5Zr0.5O2-based FeFET and CMOS

[주요 연구 내용 요약] 본 연구는 8인치 웨이퍼에서 HZO(Hf0.5Zr0.5O2) 기반 n-FeFET과 CMOS를 FEOL 공정으로 모놀리식 동시 집적하고, N2, H2 ambient에서 PMA (Post Metallization Anneal)이 소자/인버터 특성에 미치는 영향을 체계적으로 비교하였음. N2 PMA는 HZO의 o-phase 안정화와 산화막 트랩 저감을 통해 FeFET 메모리 윈도우(MW)를 더 크게 키웠고, H2 PMA는 강유전성 개선 효과는 제한적이지만 인터페이스 트랩을 크게 낮춰 SS를 더 낮추었음 [성과와 관련된 이미지 및 간단한 설명] N2와 H2 분위기에서 PMA 후 트랩과 전기적 특성을 비교하였음. H2 PMA는 인터페이스 결함을 크게 낮춰서 SS를 62.7 mV/de까지 낮췄음. 반면, N2 PMA는 o-phase 안정화를 통해 메모리 윈도우를 키웠음. [연구결과의 진행 상태 및 향후 계획] 웨이퍼 레벨에서FeFET과 CMOS를 동시 접적을 하였음. 또한, 동시 집적된 인버터에 N2/H2 PMA 공정 이후 VTC와 이득을 분석하여 회로 레벨의 영향까지 분석하고 최적의 PMA 조건을 제시하였음. 향후 TiN 두께를 제어하여 H-incorporation effect를 제어하면서 Dit 패시베이션을 유지하는 엔지니어링을 진행할 예정임. “Scientific reports” 출판

[강석형 교수] Au-MEDAL: Adaptable Grid Router with Metal Edge Detection and Layer Integration

[주요 연구 내용 요약] Design-Technology Co-Optimization(DTCO)에 따라 유연한 표준 셀 설계의 필요성이 커지고 있지만, 더 복잡해지는 설계 규칙에 의해 배선에 어려움이 많습니다. Au-MEDAL 프레임워크는 다양한 설계 규칙을 지원하고 수작업 설계 수준의 성능을 제공하는 새로운 표준 셀 라우터를 제안합니다. 이 방법은 기존에는 알고리즘만으로는 불가능 했던 설계 규칙 무결점(DRC-clean) 배선을 도출하여, 총 면적과 전력 소비를 줄이는 효과를 보여주었습니다. 해당 논문은 31st Asia and South Pacific Design Automation Conference(ASP-DAC), 2026, Accepted 되었습니다. [성과와 관련된 이미지 및 간단한 설명] [그림 1] 관련 이미지. Au-MEDAL Routing Process 유연한 라우팅 그리드 간격을 이용하여 고정된 그리드에 비해 셀들을 더 촘촘하게 배치할 수 있게 합니다. [연구결과의 진행 상태 및 향후 계획] 학회 발표 예정 및 추가 실험을 통한 Journal Extension 예정

[강석형 교수] Revolution: An Evolutionary Framework for RTL Generation Driven by Large Language Models

[주요 연구 내용 요약] RTL(Register-Transfer Level) 코드 생성에 사용되는 대규모 언어 모델(LLM)의 문제점인 기능적 정확성과 PPA(전력, 성능, 면적) 최적화를 해결하기 위해 REvolution이라는 새로운 프레임워크를 제안합니다. 이 프레임워크는 Evolutionary Computation을 활용하여 여러 후보를 동시에 진화시키고, 실패와 성공 그룹으로 나누어 버그 수정 및 최적화를 수행합니다. 이를 통해 기존의 반복적 방법이 가진 국소적 최적화의 한계를 극복하고, RTL 코드의 성공률과 PPA를 크게 향상시킵니다. 해당 논문은 31st Asia and South Pacific Design Automation Conference(ASP-DAC), 2026, Accepted 되었습니다. [성과와 관련된 이미지 및 간단한 설명] REvolution Framework Functional Description들로부터 후보군을 초기화하고, 이후 자손 생성, 평가, 그리고 생존자 선택의 진화 과정을 종료 시점까지 반복합니다. [그림 1] 관련 이미지. [연구결과의 진행 상태 및 향후 계획] 학회 발표 예정 및 추가 실험을 통한 Journal Extension 예정

[강석형 교수] A Heterogeneous Graph-based Gate Sizer Integrating Graph Attention Network and Transformer

[주요 연구 내용 요약] 디지털 회로의 배치, 배선 이후 PPA(전력, 성능, 면적)을 최적화하기 위해 사용되는 테크닉인 게이트 사이징을 위한 Sizer를 제안합니다. DPH-Sizer로 명명된 이 프레임워크는 기존 방식들에 비해 짧은 실행 시간과 소자 사이의 상호작용을 고려한 임베딩을 통해 PPA를 더 개선합니다. DPH-Sizer는 셀과 핀을 분리한 **이종 그래프(heterogeneous graph)**를 사용하여 회로 요소 간의 관계를 더 효과적으로 포착하며, 다양한 네트워크 구성 요소를 통해 성능을 향상했습니다. 해당 논문은 31st Asia and South Pacific Design Automation Conference(ASP-DAC), 2026, Accepted 되었습니다. [성과와 관련된 이미지 및 간단한 설명] DPH-Sizer Framework 이종 그래프(Heterogeneous Graph)를 통해 더 세밀한 연결 관계를 파악하여, 이 방법은 모든 핀을 노드로 표현할 때 발생하는 계산 비효율성과 정확도 저하 문제를 해결합니다. [그림 1] 관련 이미지. [연구결과의 진행 상태 및 향후 계획] 학회 발표 예정 및 추가 실험을 통한 Journal Extension 예정

[강석형 교수] SO3-Cell: Standard Cell Layout Synthesis Framework for Simultaneous Optimization of Topology, Placement, and Routing

[주요 연구 내용 요약] SO3-Cell은 MILP(Mixed-Integer Linear Programming)를 활용하여 회로 토폴로지, 트랜지스터 배치, 셀 내부 배선을 동시에 최적화하는 새로운 반도체 레이아웃 프레임워크를 제안합니다. 이 프레임워크는 금속 사용량 최소화와 레이아웃 유연성 증대를 목표로 하며, 복잡한 회로에도 적용 가능하며 PPA를 크게 향상시킵니다. 해당 논문은 IEEE/ACM International Conference on Computer-Aided Design(ICCAD), 2025, Accepted 되었습니다. [성과와 관련된 이미지 및 간단한 설명] SO3-Cell Framework SO3-Cell 프레임워크는 4층 3D 라우팅 그리드를 활용하여 회로의 배치 및 라우팅 레이어를 통해 net들을 효율적으로 연결합니다. [그림 1] 관련 이미지. [연구결과의 진행 상태 및 향후 계획] 학회 발표 예정 및 추가 실험을 통한 Journal Extension 예정

[강석형 교수] A Parallel Analytical Legalization Algorithm via Alternating Direction Method of Multipliers

[주요 연구 내용 요약] 디지털 회로의 논리 소자인 cell들을 배치한 이후 이루어지는 Legalization는 셀 겹침을 해소하고 정해진 위치에 셀을 정렬하는 데 있어 휴리스틱 방식에 의존하기 때문에 비효율적이고 최적의 결과를 얻기 어려웠습니다. 이 문제를 해결하기 위해 ADMM(Alternating Direction Method of Multipliers)이라는 새로운 병렬 분석적 legalization 방법을 제안합니다. 이 프레임워크는 CPU와 GPU를 함께 활용하여 기존의 공개 소스 legalization 도구보다 훨씬 빠르고 정확하게 회로 배치를 최적화합니다. 해당 논문은 IEEE/ACM International Conference on Computer-Aided Design(ICCAD), 2025, Accepted 되었습니다. [성과와 관련된 이미지 및 간단한 설명] 병렬 GAP 기반 행 할당 과정 먼저, 용량이 초과된 빈(bin)을 탐지하고 그 인근 영역에서 재할당할 후보 빈들을 결정합니다. 이후, GAP(Generalized Assignment Problem)을 풀어 셀들을 재배치합니다. 이를 통해 용량 초과 문제를 해결합니다. [그림 1] 관련 이미지. [연구결과의 진행 상태 및 향후 계획] 학회 발표 예정 및 추가 실험을 통한 Journal Extension 예정

[강석형 교수] Enhancing Timing Closure via Spatially Embedded Graph Transformer with Low Power/Area Overhead

[주요 연구 내용 요약] 디지털 회로 설계에서 발생하는 타이밍 오류를 해결하기 위해 Spatially Embedded Graph Transformer (SEGT)라는 새로운 딥러닝 모델과 산업 설계 툴과 결합한 타이밍 최적화 프레임워크를 제안하였습니다. 이 프레임워크는 회로 배치가 완료된 시점에 미리 타이밍을 예측하여, 이후 발생하는 오류를 사전에 예방하고 전력 및 면적 같은 설계 비용을 크게 줄이는 효과를 보였습니다. 해당 논문은 IEEE/ACM International Conference on Computer-Aided Design(ICCAD), 2025, Accepted 되었습니다. [성과와 관련된 이미지 및 간단한 설명] 표준 어텐션 연산에 노드 간의 거리 정보와 에지 임베딩을 추가하여 회로의 위상적 관계를 더 잘 포착하도록 개선했습니다. [그림 1] 관련 이미지. [연구결과의 진행 상태 및 향후 계획] 학회 발표 예정 및 추가 실험을 통한 Journal Extension 예정