[강석형 교수] A Heterogeneous Graph-based Gate Sizer Integrating Graph Attention Network and Transformer

[주요 연구 내용 요약] 디지털 회로의 배치, 배선 이후 PPA(전력, 성능, 면적)을 최적화하기 위해 사용되는 테크닉인 게이트 사이징을 위한 Sizer를 제안합니다. DPH-Sizer로 명명된 이 프레임워크는 기존 방식들에 비해 짧은 실행 시간과 소자 사이의 상호작용을 고려한 임베딩을 통해 PPA를 더 개선합니다. DPH-Sizer는 셀과 핀을 분리한 **이종 그래프(heterogeneous graph)**를 사용하여 회로 요소 간의 관계를 더 효과적으로 포착하며, 다양한 네트워크 구성 요소를 통해 성능을 향상했습니다. 해당 논문은 31st Asia and South Pacific Design Automation Conference(ASP-DAC), 2026, Accepted 되었습니다. [성과와 관련된 이미지 및 간단한 설명] DPH-Sizer Framework 이종 그래프(Heterogeneous Graph)를 통해 더 세밀한 연결 관계를 파악하여, 이 방법은 모든 핀을 노드로 표현할 때 발생하는 계산 비효율성과 정확도 저하 문제를 해결합니다. [그림 1] 관련 이미지. [연구결과의 진행 상태 및 향후 계획] 학회 발표 예정 및 추가 실험을 통한 Journal Extension 예정

[강석형 교수] SO3-Cell: Standard Cell Layout Synthesis Framework for Simultaneous Optimization of Topology, Placement, and Routing

[주요 연구 내용 요약] SO3-Cell은 MILP(Mixed-Integer Linear Programming)를 활용하여 회로 토폴로지, 트랜지스터 배치, 셀 내부 배선을 동시에 최적화하는 새로운 반도체 레이아웃 프레임워크를 제안합니다. 이 프레임워크는 금속 사용량 최소화와 레이아웃 유연성 증대를 목표로 하며, 복잡한 회로에도 적용 가능하며 PPA를 크게 향상시킵니다. 해당 논문은 IEEE/ACM International Conference on Computer-Aided Design(ICCAD), 2025, Accepted 되었습니다. [성과와 관련된 이미지 및 간단한 설명] SO3-Cell Framework SO3-Cell 프레임워크는 4층 3D 라우팅 그리드를 활용하여 회로의 배치 및 라우팅 레이어를 통해 net들을 효율적으로 연결합니다. [그림 1] 관련 이미지. [연구결과의 진행 상태 및 향후 계획] 학회 발표 예정 및 추가 실험을 통한 Journal Extension 예정

[강석형 교수] A Parallel Analytical Legalization Algorithm via Alternating Direction Method of Multipliers

[주요 연구 내용 요약] 디지털 회로의 논리 소자인 cell들을 배치한 이후 이루어지는 Legalization는 셀 겹침을 해소하고 정해진 위치에 셀을 정렬하는 데 있어 휴리스틱 방식에 의존하기 때문에 비효율적이고 최적의 결과를 얻기 어려웠습니다. 이 문제를 해결하기 위해 ADMM(Alternating Direction Method of Multipliers)이라는 새로운 병렬 분석적 legalization 방법을 제안합니다. 이 프레임워크는 CPU와 GPU를 함께 활용하여 기존의 공개 소스 legalization 도구보다 훨씬 빠르고 정확하게 회로 배치를 최적화합니다. 해당 논문은 IEEE/ACM International Conference on Computer-Aided Design(ICCAD), 2025, Accepted 되었습니다. [성과와 관련된 이미지 및 간단한 설명] 병렬 GAP 기반 행 할당 과정 먼저, 용량이 초과된 빈(bin)을 탐지하고 그 인근 영역에서 재할당할 후보 빈들을 결정합니다. 이후, GAP(Generalized Assignment Problem)을 풀어 셀들을 재배치합니다. 이를 통해 용량 초과 문제를 해결합니다. [그림 1] 관련 이미지. [연구결과의 진행 상태 및 향후 계획] 학회 발표 예정 및 추가 실험을 통한 Journal Extension 예정

[강석형 교수] Enhancing Timing Closure via Spatially Embedded Graph Transformer with Low Power/Area Overhead

[주요 연구 내용 요약] 디지털 회로 설계에서 발생하는 타이밍 오류를 해결하기 위해 Spatially Embedded Graph Transformer (SEGT)라는 새로운 딥러닝 모델과 산업 설계 툴과 결합한 타이밍 최적화 프레임워크를 제안하였습니다. 이 프레임워크는 회로 배치가 완료된 시점에 미리 타이밍을 예측하여, 이후 발생하는 오류를 사전에 예방하고 전력 및 면적 같은 설계 비용을 크게 줄이는 효과를 보였습니다. 해당 논문은 IEEE/ACM International Conference on Computer-Aided Design(ICCAD), 2025, Accepted 되었습니다. [성과와 관련된 이미지 및 간단한 설명] 표준 어텐션 연산에 노드 간의 거리 정보와 에지 임베딩을 추가하여 회로의 위상적 관계를 더 잘 포착하도록 개선했습니다. [그림 1] 관련 이미지. [연구결과의 진행 상태 및 향후 계획] 학회 발표 예정 및 추가 실험을 통한 Journal Extension 예정

[정윤영 교수] Modality-Specific Speech Enhancement and Noise-Adaptive Fusion for Acoustic and Body-Conduction Microphone Fram

[주요 연구 내용 요약] 딥러닝 음성 향상 모델은 주변 소음이 담긴 음성에서 소음만을 효과적으로 제거합니다. 소음이 극심한 환경에서는 딥러닝 음성 향상 모델이 제거할 수 있는 한계에 도달하는데, 이러한 환경에서도 의사소통이 가능하도록 사람 피부를 통해 음성을 측정하는 체전도 마이크를 이용하는 기술이 개발되고 있습니다. 또한, 보다 좋은 음성 통신이 가능하도록 체전도 음성을 향상시키는 딥러닝 음성 향상 기술도 연구되고 있습니다. 체전도 음성은 고소음 환경에서 일정한 음성 품질을 제공하지만, 저소음 환경에서는 오히려 일반적인 음성 통신보다 품질이 떨어지는 문제가 있습니다. 저희 연구팀은 체전도 음성과 일반 음성을 모두 활용하여, 소음의 크기에 상관없이 일정하게 고품질의 음성 통신이 가능한 “노이즈 적응형 음성 융합기술”을 연구했습니다. 노이즈 적응형 음성 융합기술은 딥러닝 기술을 이용하여 노이즈가 많은 부분은 체전도 음성을 이용하고, 노이즈가 적은 부분은 일반 음성을 이용하는 방식으로, 노이즈 레벨에 따라 적응형으로 신호를 융합하기 때문에 다양한 상황에서 높은 음성 통신 품질을 제공합니다. [성과와 관련된 이미지 및 간단한 설명] <그림 설명> 1. 체전도 신호 → 매핑 모델을 통해 일반 음성으로 향상 → 향상된 체전도 신호 출력 2. 노이즈가 포함된 음성 신호 → 마스킹 모델을 통해 노이즈 제거 → 노이즈 제거된 음성 신호 출력 3. 마스킹 모델이 노이즈가 있는 음성 영역을 자동으로 판별 4. 노이즈가 있는 영역은 향상된 체전도 신호의 비율이 높게, 그렇지 않은 영역은 노이즈 제거된 음성 신호의 비율이 높게 설정하여 신호 융합 5. 결과 → 신호가 융합된 깨끗한 신호 출력 [그림 1] 관련 이미지. [연구결과의 진행 상태 및 향후 계획] 본 연구실에서는 딥러닝 음성 향상 기술의 고도화를 통해, 노이즈 적응형 융합 방식의 성능을 개선하고 있습니다. 또한, 실제 웨어러블 디바이스를 제작하여 기술을 실증 가능한 형태로 구현하고 있습니다. 이를 통해 다양한 소음 환경에서 언제나 명료한 음성을 얻을 수 있는 의사소통 기술이 실현될 것입니다.

[정윤영 교수] Lightweight Speech Enhancement Model Based on Harmonic

[주요 연구 내용 요약] 사람이 시끄러운 환경에서 스마트폰, 헤드셋 등의 마이크를 이용할 때, 일반 마이크는 목소리뿐 아니라 주변 소음까지 함께 포함되어 음질이 떨어집니다. 피부 부착형 가속도 센서는 목의 진동을 직접 감지해 소음에는 매우 강인한 장점을 갖지만, 음성의 고주파 성분을 측정하지 못하는 단점이 있습니다. 본 연구에서는 두 센서의 장점을 모두 살리기 위해, 가속도 센서와 일반 마이크 신호를 효율적으로 처리하는 초경량 음질 향상 인공지능 모델을 개발했습니다. 본 연구에서 개발된 인공지능 모델은 소음의 영향을 거의 받지 않는 가속도 센서 신호에서 발화자의 핵심 음성 특징을 정밀하게 추출합니다. 이렇게 얻은 정보로 발화자의 고유 음성 패턴을 선택적으로 강조하여, 잡음이 있는 환경에서도 음성이 올바르게 추출합니다. 또한, 주변 소음 정도를 분석해 두 센서 중 가장 선명하게 들리는 소리 파형 특성을 자동으로 골라 합성함으로써, 마치 깨끗한 음성을 직접 녹음한 것처럼 복원합니다. 이 모든 과정을 기반으로 한 연구 결과는 기존 모델 대비 연산량과 요구되는 메모리를 크게 줄이는 형태로 구현되었습니다. 이를 통해서 초소형 컴퓨터 에서도 실시간으로 기기를 구동할 수 있었습니다. 결과적으로, 소음이 심한 거리, 공사장, 재난 현장과 같은 환경에서도 착용형 기기 하나로 선명한 목소리를 들을 수 있는 기술을 실현했습니다. [성과와 관련된 이미지 및 간단한 설명] <이미지 설명> 1. 가속도 센서(목 부착) → 소음에 강한 저주파 목소리 정보 추출 2. 마이크 → 전체 음역대 수집 (단, 소음 포함) 3. 인공지능 모델 → 두 신호의 장점을 결합, 소음을 줄이고 고주파까지 복원 (음성의 하모닉 성분과 위상 정보 활용) 4. 결과 → 실시간으로 깨끗한 음성 출력 [그림 1] 관련 이미지. [논문 링크] 현재, 인공지능 음질 향상 기술을 탑재한 웨어러블 디바이스를 제작하고 있습니다. 앞으로 실제 소음이 심한 환경에서 실시간으로 선명한 목소리를 전달할 수 있는지 성능을 검증할 예정입니다. 또한, 재난 구조, 군사 통신, 산업 현장 등 고소음 환경에서의 안전과 의사소통 향상을 위해 적용 범위를 지속적으로 확대해 나갈 계획입니다.

[심재윤 교수] A 20.8 nW, 41 fJ·K² Resolution-FoM SAR-Based Temperature Sensor with Temperature Coefficient Amplifier

[연구 주요내용] 온도 계수를 증폭하는 새로운 회로 기술을 통해 복잡한 데이터변환기 회로 없이도 높은 정밀도를 달성한, 세계 수준의 성능 지수(41 fJ·K²)를 갖는 초저전력(20.8 nW) SAR 기반 온도 센서를 개발했습니다. 해당 논문은 51st IEEE European Solid-State Electronics Research Conference (ESSERC) 게재됨 *51st IEEE European Solid-State Electronics Research Conference (ESSERC)는 소자 기술(ESSDERC)과 회로 설계(ESSCIRC) 분야의 유서 깊은 두 유럽 학회를 통합하여, 기술 전문가와 회로 설계자 간의 긴밀한 협력을 도모하는 유럽 최고의 반도체 학회입니다. [성과와 관련된 이미지] [그림 1] 관련 이미지. [그림 2] 관련 이미지.

[심재윤 교수] A 10.42μW/Ch. PPG Sensor with a Zoomed Sampling Based on Velocity of Blood Flow

[연구 주요내용] 혈류 속도에 기반한 확대 샘플링 기법을 적용하여, 심박수 및 혈중 산소 포화도 측정 정확도를 유지하면서도 전력 소모를 53% 획기적으로 줄인 초저전력(10.42μW/Ch.) PPG 센서를 개발했습니다. 해당 논문은 2025 Symposium on VLSI Technology and Circuits (VLSIC) 게재됨 * 2025 Symposium on VLSI Technology and Circuits(VLSIC)은 반도체 기술 및 회로 분야에서 세계 최고 권위를 자랑하는 학회로, 매년 반도체 업계의 기술 동향을 주도하는 핵심 연구들이 발표됩니다 [성과와 관련된 이미지] [그림 1] 관련 이미지. [논문 링크] https://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=11074909

[심재윤 교수] A 1.7 pJ/bit 10 MHz Calibration-Free PVT Variation and Mismatch Tolerant Latch-Based True Random Number Generat

[연구 주요내용] 별도의 보정 과정 없이 공정/전압/온도(PVT) 변화와 소자 불일치에 강인한 래치 기반의 진성 난수 생성기(TRNG)를 4nm FinFET 공정으로 구현하여, 세계 최고 수준의 저전력(1.7 pJ/bit) 특성을 달성했습니다. 해당 논문은 2025 Symposium on VLSI Technology and Circuits (VLSIC) 게재됨 * 2025 Symposium on VLSI Technology and Circuits (VLSIC)은 반도체 기술 및 회로 분야에서 세계 최고 권위를 자랑하는 학회로, 매년 반도체 업계의 기술 동향을 주도하는 핵심 연구들이 발표됩니다. [성과와 관련된 이미지] [그림 1] 관련 이미지. [논문 링크] https://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=11075211