[연구자명]

정성웅(지도교수), 도현서(반도체공학과 1기 졸업생), 허채량(반도체공학과 3학년)

[연구제목]

Barrier-Engineered Drain-Adaptive Thyristor 1T-DRAM for Disturb Suppression

[연구내용 요약]

수십년간 DRAM의 커패시터는 공정 상의 큰 난제였습니다. 따라서 커패시터리스 1T DRAM은 수십년간 연구되어온 분야이기도 합니다.

하지만 DRAM의 어레이에서 모든 동작을 모두 만족시키는 소자 기술이 탄생되지 못해 대학에서의 간헐적 연구로 진행되고 있습니다. IMPD (혁신 메모리 소자공정) 랩은 1T-DRAM의 핵심 난제를 극복하기 위한 새로운 4F2 셀 구조를 제안했습니다. 셀 어레이에서의 데이터 교란(Disturb) 문제가 상용화의 가장 큰 걸림돌이었음에 집중하였습니다. 비어있는 바디에 정공이 들어오지 못하도록 장벽을 높이면서 쓰기 동작시에는 장벽을 줄이는 모순된 방법을 만들어야 했습니다. 이를 위해 드레인 적응형 사이리스터(Barrier-Engineered Drain-Adaptive Thyristor)라는 독창적인 소자 구조를 제안하여 이러한 교란 현상과 쓰기 동작에서의 모순된 상황을 효과적으로 만족시키는 새로운 메커니즘을 제시했습니다. 

메모리 반도체의 스케일링 한계를 극복할 새로운 설계 방향을 제시한 이번 연구 성과는 반도체 소자 분야의 세계적 권위지인 “IEEE Electron Device Letters”에 게재되었습니다.

[성과와 관련된 이미지 및 설명]

그림1. 제안된 4F2 1T-DRAM cell 구조

그림2. Vd 증가시 적응하여 배리어 상승으로 교란 전류 차단

[연구결과의 진행 상태 및 향후 계획]

드레인 적응형 사이리스터에서의 변수에 따른 동작 거동을 면밀히 조사하여 TED에 투고 준비 예정이며, 이 연구로 1T DRAM의 연구가 활발해져 

한국의 메모리 사업의 초격차 유지로 이어지도록 노력겠다.