[주요 연구 내용 요약]

본 연구는 차세대 angstrom node 집적 회로에서 backside (BS) signal (BSS) routing 기법을 최초로 분석하였음. 기존 BS power (BSP)는 IR drop 및 Frontside (FS) 배선 혼잡 개선에 강점을 보였으나, backside 공간 활용이 제한적이었음. 따라서 이러한 공간을 확보하기 위하여 BS gate contact (BSGC) 기반의 BSS inter-cell/intra-cell routing을 도입하여 Power-performance-area (PPA) 개선 효과를 분석하였음. Inter-cell routing: BS 핀을 활용하여 FS 핀과 함께 쓸 경우 miller capacitance 감소를 통해 ring oscillator 주파수가 한 방향 핀을 사용했을 때보다 약 3.0~3.3% 향상됨. Intra-cell routing: FS 핀을 유지하면서 BSP와 달리 BSS에서는 non-pin metal을 BS로 재배치함. 이를 통해 pin capacitance를 4.4% 줄이고 fast와 slow case에서 energy-delay product (EDP)를 4.5~6.0%까지 줄였음.IR drop은 μBump가 40μ일 때 BSS가 BSP_ideal에 비해 약 40mV 높다. 하지만 μBump pitch를 20μ 이하로 축소시킨다면 IR drop 문제 역시 효과적으로 억제 가능한 것을 규명함.Chip level 분석 결과 BSS Intra-cell routing 기반 chip은 BSP Intra-cell routing에 비해 전력 소모가 4.1~4.7% 감소되어 8.61~9.46%의 power-delay product (PDP) 감소를 보여준다. 따라서, 이번 연구는 BSP를 넘어 BSS Intra-cell routing이 실제 chip 설계에서 활용될 수 있는 유망한 기술임을 확인하였음. 이를 통해 inter/intra-cell design의 방향성을 제시할 수 있을 것으로 기대됨.

[성과와 관련된 이미지 및 간단한 설명]

다양한 라우팅 방식에 대한 15 stage RO (fan-out=3) 시뮬레이션 결과임. RO_Ver3는 C_miller를 효과적으로 줄이고, iso-power에서 3.0~3.3%의 주파수 개선을 보여줌.  

1. 다양한 μBump Pitch에 대한 Power mesh의 IR drop 비교를 보여줌.
2. BSS는 IR drop이 더 높지만, 큰 Power mesh Pitch의 경우에도 작은 μBump Pitch에서 낮은 IR drop을 보임. 

BSP와 BSS 셀 내 라우팅 기반 칩 간의 전력 및 성능을 비교한 지표임. BSS 칩은 P_total 및 Freq_effective를 개선함. 

[연구결과의 진행 상태 및 향후 계획]

1. 이 논문의 내용을 더욱 칩 레벨로 확장해서 연구하기 위해서, 본 논문의 1저자가 미국 University of Southern California (USC) 대학교에서 박사후 연구과정을 진행중에 있음. 칩 레벨에서 발생하는 backside 기술의 이점을 더욱 구체적으로 파악할 수 있을 것으로 기대됨. 연구를 확장하여 또다른 top-tier conference에 도전하거나 journal 작성이 목표임.
2. 
   
3. 'IEEE Symposium on VLSI Technology and Circuits 2025'