[주요 연구 내용 요약]

디지털 회로의 배치, 배선 이후 PPA(전력, 성능, 면적)을 최적화하기 위해 사용되는 테크닉인 게이트 사이징을 위한 Sizer를 제안합니다. DPH-Sizer로 명명된 이 프레임워크는 기존 방식들에 비해 짧은 실행 시간과 소자 사이의 상호작용을 고려한 임베딩을 통해 PPA를 더 개선합니다. DPH-Sizer는 셀과 핀을 분리한 **이종 그래프(heterogeneous graph)**를 사용하여 회로 요소 간의 관계를 더 효과적으로 포착하며, 다양한 네트워크 구성 요소를 통해 성능을 향상했습니다.

해당 논문은 31st Asia and South Pacific Design Automation Conference(ASP-DAC), 2026, Accepted 되었습니다.

[성과와 관련된 이미지 및 간단한 설명]

                        DPH-Sizer Framework

이종 그래프(Heterogeneous Graph)를 통해 더 세밀한 연결 관계를 파악하여, 이 방법은 모든 핀을 노드로 표현할 때 발생하는 계산 비효율성과 정확도 저하 문제를 해결합니다.

[그림 1] 관련 이미지.

[연구결과의 진행 상태 및 향후 계획]

학회 발표 예정 및 추가 실험을 통한 Journal Extension 예정