[주요 연구 내용 요약]

디지털 회로 설계에서 발생하는 타이밍 오류를 해결하기 위해 Spatially Embedded Graph Transformer (SEGT)라는 새로운 딥러닝 모델과 산업 설계 툴과 결합한 타이밍 최적화 프레임워크를 제안하였습니다. 이 프레임워크는 회로 배치가 완료된 시점에 미리 타이밍을 예측하여, 이후 발생하는 오류를 사전에 예방하고 전력 및 면적 같은 설계 비용을 크게 줄이는 효과를 보였습니다. 

해당 논문은 IEEE/ACM International Conference on Computer-Aided Design(ICCAD), 2025, Accepted 되었습니다.

[성과와 관련된 이미지 및 간단한 설명]

표준 어텐션 연산에 노드 간의 거리 정보와 에지 임베딩을 추가하여 회로의 위상적 관계를 더 잘 포착하도록 개선했습니다.

[그림 1] 관련 이미지.

[연구결과의 진행 상태 및 향후 계획]

학회 발표 예정 및 추가 실험을 통한 Journal Extension 예정